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中芯*采用 Cadence DFM 解决方案用于65和45纳米IP/库开发和全芯片生产

中芯*采用 Cadence DFM 解决方案用于65和45纳米IP/库开发和全芯片生产

  • 分类:行业资讯
  • 作者:
  • 来源:中芯*集成电路制造有限公司
  • 发布时间:2009-10-26 17:34
  • 访问量:

【概要描述】

中芯*采用 Cadence DFM 解决方案用于65和45纳米IP/库开发和全芯片生产

【概要描述】

  • 分类:行业资讯
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  • 来源:中芯*集成电路制造有限公司
  • 发布时间:2009-10-26 17:34
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  Cadence今天宣布,中芯*集成电路制造有限公司(“中芯*”)采用了Cadence(R)LithoPhysicalAnalyzer与CadenceLithoElectricalAnalyzer,从而能够更准确地预测压力和光刻差异对65和45纳米半导体设计性能的影响。CadenceLithoElectricalAnalyzer--半导体行业*个用于各大先进半导体公司从90到40纳米生产中的DFM电气解决方案--与CadenceLithoPhysicalAnalyzer结合,形成了一个能*预测较终硅片结果的流程。此前单个单元和库的电气行为可在一个单独的环境中进行预先标示,该单独环境在给定的、基于目标制程技术的设计中使用时可保持一致性。在65及更小纳米,单元的每次放置都产生了自己的一套物理和电气差异,这些差异与邻近的单元或环境有关。这种“与环境有关的差异”已成为关键的问题,可导致芯片设计失败。CadenceEncounter(R)DigitalImplementationSystem(EDI)无缝地整合了LithoPhysicalAnalyzer与LithoElectricalAnalyzer,可在全芯片实现之前进行严苛的、与环境有关的单元物理与电气签收。该流程利用了模型化的物理与电气可制造性(DFM)技术,可提高标准单元库、知识产权(IP)核、及全芯片的品质和可靠性,从而提高完整芯片的制造成品率。
 
  “在65和45纳米上必须解决物理和电气差异,这需要一种整体性的方法,它要始于单元级别,并考虑到设计的整个环境,”中芯*设计服务中心副总裁刘明刚表示,”通过Cadence的DFM流程,我们能够分析单元和IP差异,并能对它们在真实硅片中的性能进行*建模。通过标示和减少差异,我们的客户将能减少防护带并制出更高品质的硅片。该解决方案还能实现近线性可扩展性,而这对于全芯片电气DFM验证流程来说是必需的。
 
  Cadence已开发出业界较完整的设计侧DFM预防、分析和签收方法学之一,并包括EncounterDigitalImplementationSystem设计侧优化。它也被用于32和28纳米库的差异建模。“快速、*、与环境有关的单元光刻与压力效应差异建模,对实现65纳米及以下节点实现有价值生产设计非常关键,”Cadence实现集团研发副总裁徐季平表示。“众多一次硅片成功已证明了高容量半导体设计DFM分析工具的价值。”
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