举办西门子EDA（前Mentor）技术研讨会的通知
发布时间：
2021-07-26 16:36
来源：
随着5G/AI/Cloud/IoT的发展，大量数据和快速运算对算力和存储需求的不断攀升，模拟及混合信号芯片也得到了越来越广泛的应用,这些都推动着芯片工艺不断的演进，对芯片的设计和验证都提出了极高的要求，对芯片良率和可靠性也不断带来新的挑战。
如何在统一的平台上灵活搭建出符合设计需求又容易使用的开发环境，如何确保模拟域和数字域的交互不会造成功能错误，以及如何确保版图符合设计/生产的规范和可靠性要求，以更快的速度、更具成本效益的方式开发出更出色的产品成为当今电子设计领域面临的重要课题。
• 半导体业界的较新动态和芯片发展的较新状况及技术展望。
• 基于高速模拟~(Analog FastSpice)的新一代数模混合~工具提供完整的高精度模拟混合电路~解决方案，配置能力强，可以提升速度2-6倍，并保证~精度。
• 基于机器学习算法的先进芯片良率验证方法学可以快速准确解决模拟/混合信号设计中的良率问题。
• 基于Tanner平台的模拟及混合信号芯片全流程开发环境，L-Edit中的版图设计及验证
• 复杂芯片物理验证及Chip Finishing流片验证方面的各种挑战及解决方案，包括如何运用新技术优化验证流程快速准确地实现芯片物理验证，竞逐产品上市时间窗口。
• 优化版图图形以提升设计性能、满足芯片良率的新技术，以及良率Pre-Silicon Layout Analysis技术及流程，Post-Silicon良率问题诊断和Diagnosis-Driven-Yield-Analysis机器学习技术等等。
• 芯片的ESD、EOS、跨电源域的信号线，复杂的ERC和其他一些可靠性要求，以及Fab的通用解决方案和较新的芯片可靠性（reliability）验证解决方案等。
*届时，参会人员需符合天津本地疫情防控的总体要求。
9:15-9:30 签到
9:30-9:45 欢迎致辞
9:45-10:00 Siemens EDA 数智今日，同塑未来
演讲人：牛风举，中国区经验丰富Calibre产品经理
10:00-11:00
模拟/混合信号芯片开发平台Tanner及L-Edit中的版图设计与验证
A/MS Signal Design Platform and Layout Driven by L-Edit
演讲人：宋琛，Tanner应用工程师
11:00-12:00
Calibre多方面创新核签技术加速您的设计推向市场
Comprehensive and innovative golden-signofftechnology to speed your design to market with Calibre
演讲人：曹靖琦，Calibre应用工程师
12:00-13:30
三奖抽取奖品及午餐
13:30-14:30
高速模拟/混合信号验证平台 -- 精度、噪声与良率
Fast Verification Platform for Analog/Mixed-Signal Design -- Accuracy, Noise and Yield
演讲人：马泉，AMS 应用工程顾问
14:30-15:30
Calibre xACT助您精准效率高评估设计芯片的硅片上性能
Accuracy and Efficiency, Calibre xACT helps you evaluate design's performance at wafer
演讲人：马磊，Calibre应用工程师
15：30-15：45
二奖抽取奖品及茶歇
15:45-16:45
芯片可靠性可制造性核签技术以及失效芯片良率分析技术与版图优化良率提升技术
Beyond DRC/LVS/xRC , Calibre Golden Sign-off Technologies of DFR/DFM/DFY & Diagnosis-Driven-Yield-Analysis technologies
演讲人：倪巍，Calibre应用工程顾问
16：45-17：00
结束语及头奖抽取奖品
*日程表请以会议