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天津滨海集成电路设计服务中心将于2013年1月24日至25日举办Cadence公司工具软件“UVM”的培训课程，以帮助IC工程师进一步了解EDA工具的应用。培训由公司Cadence经验丰富工程师主讲，以讲课和实验穿插进行。 欢迎各企业IC工程师报名参加。
报名方式：填写培训申请表（见附件）。
培训内容及课程安排如下：
Day 1 : SystemVerilog for Verification
• Introduction to SystemVerilog
• SystemVerilog Design Constructs
– Convenience and Synthesis Features
– Data Types, Packages and Structures
– Interfaces
• SystemVerilog Testbench Constructs
– Classes and Randomization
– Arrays: Static, Dynamic, Associative and Queues
– Coverage
Day 2: UVM introduction
• Introduction to UVM and Coverage Driven Verification
• UVM Class-based Workshop:
– The UVM Library
– Stimulus Generation
– Building Reusable Verification Components
– Testbench Creation Using Reusable Components
– Coverage Analysis and Regression
• UVM Multi-Language and UVM Acceleration
• Migration to UVM
• Summary
培训日期：2013年1月24日至25日（食宿自理）
上课时间：上午9：00-12：00 下午1：00-5：00
地 点：天津开发区第四大街80号天大科技园A1座2楼
联系人：张金建
电 话: 13752399226
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